栅压控制的交付物应包括三部分：从控制码到器件 VGS 的传输关系、覆盖正常与异常状态的时序、以及控制失效时仍能执行的保护路径。仅画出一个 DAC 和负压运放，不能说明这条链路在复位、欠压或掉电时是否正确。

本文以外部偏置的耗尽型 RF GaN HEMT 为边界。集成偏置 MMIC、增强型 GaN 和 LDMOS 应按各自资料重新定义接口，不能直接复制这里的电压极性或控制规则。图纸为功能结构，不是可直接投板的完整原理图。

1. 模块作用

Gate Bias 建立 RF 静默时的工作点，影响器件静态电流、增益和线性，也承担规定状态下的关断。DAC 负责目标设定，缓冲与电平转换负责实际驱动，检测与联锁负责确认目标是否真正到达器件。

对适用的耗尽型器件，零栅源电压不能被默认视为关断。Qorvo 的 RF GaN 偏置教程将上电概括为栅压、漏压、栅压调整、RF，关闭按相反功能顺序处理；该规则对应其教程讨论的器件类型。Qorvo：RF GaN 偏置顺序

因此，MCU 输出“关断命令”与实际关断是两个状态。实际 VGS、漏极使能和残余漏压需要能够测量和解释。

2. 在 RRU 中的位置

栅压控制连接 PA 控制器与一个或多个功放支路；它与 RF 主链路并行，同时与漏极支路开关、温度/电流监测和 RF 门控交换状态。

设计输入至少包含：器件模式、允许栅压范围、目标 Idq、源极参考位置、上电/掉电规则、故障动作、DAC 默认码以及各电源域的启动与保持条件。Doherty 载波与峰值支路分别维护偏置策略和通道映射。

3. 典型电路结构

MCU设定DAC，DAC经缓冲电平转换和RF隔离连接GaN栅极，实际栅源电压检测反馈到控制器；独立硬件联锁同时控制关断钳位和漏极使能，负压电源被监测
图 5　设定、实际栅压检测与硬件联锁分开。关断通道的驱动能力和掉电保持不能只靠软件承诺。打开 SVG 原图 ↗

在原理图层面还要补齐运放供电、输出摆幅、稳定性补偿、钳位电流路径、器件源极参考、滤波和连接器定义。实际栅压测点宜能够反映器件侧，而不是仅测 DAC 输出。

ADI AN-1363 给出了外部偏置 RF 放大器的控制与时序案例，可用于核对功能边界。案例中的器件、电压和元件值不是这里的通用参数。ADI AN-1363

4. 工作原理

4.1 控制码不等于 VGS

将设定链路写成：

VGS=aVDAC+b+εV_{GS}=aV_{\mathrm{DAC}}+b+\varepsilon

其中 aa 是有效传输增益，bb 是电平偏移，ε\varepsilon 汇总参考源、放大器、负载和源极参考的影响。aa 可能为负，因此增加 DAC 码不一定使栅压更正，也不一定使电流上升。软件搜索方向应由实测传输关系确认。

演练示例： 若 DAC 覆盖 0～2.5 V，电平转换关系假设为 VGS=2VDAC−6 VV_{GS}=2V_{\mathrm{DAC}}-6\ \mathrm{V}，控制范围为 −6～−1 V。这里只展示线性映射，不推荐把这组范围用于任何未核对的 PA。输出摆幅及上下电时的误差仍需检查。

4.2 关断就绪与工作偏置有效分别判断

阶段检测目标允许动作
初始关断器件侧 VGS 已处于指定关断区间满足其他联锁后才允许漏极建立
漏极建立保持关断偏置，漏极电压稳定RF 静默下进入工作点调整
Idq 调整允许范围内的 VGS 与受限电流达到目标后保存控制值
工作工作偏置有效、监测与故障路径正常按系统规则放行 RF
关闭/故障执行规定的 RF、栅压、漏极动作漏极储能消退后再释放偏置

不能在进入工作状态后继续要求栅压保持在启动关断值，也不能只检查一次启动就绪后忽略偏置丢失。

4.3 滤波要服务于明确的控制动作

一阶 RC 近似的截止频率为 fc=1/(2πRC)f_c=1/(2\pi RC)；阶跃进入相对误差带 ee 所需时间近似为 t=−RCln⁡et=-RC\ln e。缓冲器稳定性、寄生和额外滤波会改变实际响应。

低噪声慢偏置、Idq 调整、TDD 门控和快速故障关断是不同动作。若使用慢滤波设定工作偏置，快速关断可能需要单独设计并验证的通道，不能用一个固定 RC 时间常数覆盖全部需求。也不能把普通工作点 DAC 更新直接当成允许的高速栅极脉冲方案。

5. 关键参数

参数核对内容验证位置
调节范围与码向正常工作、关断、误差和器件分散性DAC、缓冲输出、器件 VGS 同步记录
驱动能力源/灌电流、负载电容、稳定性、栅极漏电加载后的器件侧偏置
噪声与更新毛刺器件实际偏置变化及 RF 指标影响VGS 与输出频谱共同观察
启动默认状态DAC 默认码、MCU 高阻、供电启动顺序全部电源域与 EN
掉电保持负压保持时间、漏极放电、残余能量VGS、VDS 和支路电流
联锁阈值与延迟检测、比较、逻辑、执行器的总路径故障输入到实际器件状态

默认码的安全性需要通过整个传输链判断。即使 DAC 默认输出为 0 V，也不代表器件 VGS 为 0 V，更不代表处于安全状态。

6. 工程设计关注点

单点失效与默认状态： 逐项检查负压失效、DAC 未初始化、通信中断、运放供电异常、MCU 复位和通道映射错误。用失效状态表定义漏极是否撤销使能、栅极如何关断及是否锁存。

钳位与驱动冲突： 硬件关断钳位必须在正常驱动仍存在时具有可计算的作用。检查串联限流、冲突电流、器件额定值与关断后的恢复；不能让两个低阻电压源直接对抗。

源极参考与测量： VGS 是栅相对源的电压。RF 地回流、连接压降和测量探头接法都会影响读取结果，测量系统自身的带宽与共模能力也要说明。

掉电与储能： 以器件实际电压和储能路径为依据安排保持时间。快关漏极开关不等于下游电容已经放空，栅压保持也不能只由软件延时实现。

7. 调试方法

  1. 不接 PA，检查所有电源域、复位与使能默认状态；用合适模拟负载确认输出范围和控制方向。
  2. 逐码记录 DAC 与器件侧输出，确认端点、增益、偏移、噪声和稳定时间；实际输出超出器件允许范围前必须受限。
  3. 在 RF 静默条件下核验启动和关闭顺序，观察实际 VGS、VDS、EN 与电流，不仅检查软件状态字。
  4. 按目标器件与负载的许可条件接入 PA，再执行受限 Idq 调整。详见 Idq 校准。
  5. 在预先定义的受控条件下验证复位、欠压和通信异常；检查关断、锁存和重新启动路径。
  6. 工作偏置固定后，观察目标波形下的栅压与频谱；将偏置更新造成的影响与 RF 自身包络变化区分。

最终交付传输关系、实际时序波形、失效状态矩阵和器件侧测量记录。本文结构图与演练范围不替代目标器件评估。