AD9680 数据手册阅读：采样、时钟与 JESD204B

高速 ADC 的选型结论必须连接模拟前端、时钟和 FPGA 接收资源。只比较位数与采样率，容易漏掉输入幅度、接口速率、同步和供电约束。

本文以 AD9680-1000 为资料阅读案例，依据 ADI 官方 AD9680 数据手册 Rev. E。它不是对当前项目的指定选型，也不是本人的板卡实测记录。数据表参数、独立计算和建议验证项在下文分别标识。AD9680 官方数据手册

1. 首先锁定完整型号与配置

AD9680 是双通道、14 bit ADC 系列，包含不同采样速率后缀；AD9680-1000 对应 1 GSPS 等级，串行输出使用 JESD204B，并支持 Subclass 1。输入是差分结构。以上是本案例的器件事实；完整工作条件仍需按资料表格确认。

阅读笔记首页建议保留四个字段：完整订货型号、资料修订版本、计划采样配置、FPGA 与收发器型号。后续所有预算引用这组配置，避免把不同后缀或不同工作模式的数字混用。

“模拟输入带宽覆盖某个频率”与“该频率下满足目标 SNR、SFDR”也要分开判断。系统先定义输入频段、阻塞条件与有效带宽，再查对应性能曲线。

这张表是阅读方法，不能替代原始寄存器说明。实现时把用到的参数旁边补上表格编号和脚注；没有核实的寄存器值不进入启动脚本。

JESD204B 的样本传输包含 8b/10b 编码开销。一个常用预算表达式为：

R_{\mathrm{lane}}=\frac{M N' f_{\mathrm{out}}}{L}\times\frac{10}{8}

其中 $M$ 是传输配置中的转换器数量， $N'$ 是传输字宽， $f_{\mathrm{out}}$ 是该配置的输出样本率， $L$ 是 lane 数量。不能默认把 14 bit 分辨率当成 $N'$ ，也不能在启用 DDC 后继续无条件代入原始采样率。ADI：JESD204B 参数与链路计算

计算案例： 双通道、不抽取、 $M=2$ 、 $N'=16$ 、 $f_{\mathrm{out}}=1\ \mathrm{GSPS}$ 、 $L=4$ ，得到：

R_{\mathrm{lane}}=\frac{2\times16\times10^9}{4}\times1.25 =10\ \mathrm{Gbps}

这一步证明的是该假设配置的吞吐需求，不是 PCB 已经具备 10 Gbps 链路能力。还要核对器件支持的完整传输参数、FPGA 收发器工作范围、参考时钟、IP 配置、连接器与板级通道损耗。

若使用数字抽取或 I/Q 输出，应重新确定虚拟转换器数量与输出样本率，再检查支持的参数组合。不能单凭“抽取后速率下降”推断任何 lane 配置都能使用。

对于单音输入，采用小抖动近似，仅考虑时间抖动造成的噪声限制：

\mathrm{SNR}_{\mathrm{jitter}}=-20\log_{10}(2\pi f_{\mathrm{in}}\sigma_t)

这里的 $f_{\mathrm{in}}$ 是模拟输入频率，而不是采样频率。ADI 的 MT-007 讨论了采样孔径抖动与时钟抖动对 SNR 的影响。ADI MT-007：孔径与抖动

计算示例： 假设 $f_{\mathrm{in}}=200\ \mathrm{MHz}$ ，有效均方根时间抖动为 100 fs，抖动单独对应的 SNR 限制约为 78 dB。这个数字不包含量化、器件热噪声和失真，不能当成整颗 ADC 的实际 SNR。

将多个抖动贡献按平方和开根号合成时，需要满足相关项可视为不相关等假设，并说明积分带宽。只拿时钟芯片宣传页上的一个 fs 数字替代整条时钟路径预算是不充分的。

先确认配置可读写。 在核实电源、参考时钟及接口电平后，读器件身份和必要状态，保存初始化脚本与回读。写入完成不能代替回读一致。

再确认数字传输。 选用器件和 FPGA 支持的测试模式，逐 lane 检查同步、映射和错误状态。JESD204B 建链涉及 CGS、ILAS 和数据阶段，应把错误定位到具体阶段。ADI：JESD204B 接口关键问题

最后确认模拟性能。 使用经核验的信号源、滤波及输入参考面，记录输入频率、电平、FFT 长度、采样率、窗函数或相干采样条件。分别观察输入接近满量程、输入扫频和通道间差异；链路建好不代表频谱指标合格。

建议交付一份“目标条件—器件约束—验证方法”矩阵、一份可回读的配置清单，以及独立的吞吐与时钟预算。遇到未覆盖的输入频率或温度条件，应列入评估计划，不用典型曲线推断保证值。

继续阅读 FPGA 接口 bring-up 和接收链路工程视角，可以把数字建链与接收系统预算连接起来。